ВДОСКОНАЛЕННЯ АПАРАТНОЇ РЕАЛІЗАЦІЇ МЕТОДУ АНАЛІЗУ АКТИВНОСТІ БЛОКІВ LUT У СКЛАДІ FPGA-БАЗОВАНИХ СИСТЕМ
Анотація
Розглянуто задачу контролю цілісності програмного коду FPGA-базованих систем. Відзначено, що одним з небезпечних видів порушення цілісності програмного коду таких систем є зловмисні імплантації в систему шкідливих підсхем Hardware Trojans. Розглянуто підхід до пошуку областей потенційного розміщення Hardware Trojans. В межах цього підходу пошук виконується за рахунок реєстрації та аналізу активності елементарних обчислювальних блоків LUT FPGA-базованої системи. Виявлено режим функціонування блоків LUT, який не враховується існуючими схемотехніч-ними рішеннями, що забезпечують реєстрацію активності блоків LUT. Цей режим проявляється у ви-гляді формування одиничного логічного значення на виході блоку LUT в момент початку функціонування системи. Мета роботи полягає в удосконаленні зазначених схемотехнічних рішень для забезпечення коректної обробки виявленого режиму функціонування блоків LUT. Виконано аналіз чинників, які є причиною того, що існуючі схемотехнічні рішення, функціонують некоректно в умовах виявленого режиму. Встановлено, що причиною такої поведінки є відмінність між значенням початкового стану тригерів, що входять до складу модулів виявлення активності блоків LUT, і значеннями на виходах цих блоків. Запропоновано модифікації підсхеми реєстрації активності блоків LUT. Перша модифікація базується на введенні в схему вхідного сигналу, що запускає процес реєстрації активності. Цей сигнал забезпечує запис початкового значення з інформаційних входів схемі в підключені до цих входів тригери. Друга модифікація полягає в скиданні тригерів, що входять до складу модулів фіксації активності, із
затримкою щодо входу загального скидання схеми. Виконано моделювання запропонованих модифікацій схем. Моделювання показало коректність функціонування запропонованих в роботі рішень.
