Проектування і верифікація цифрових фільтрів заданої структури на мові VHDL

Автор(и)

  • В. П. Малахов
  • А. Ю. Мельниченко
  • В. Г. Бровков

Анотація

Запропоновано конфігурується компонент на мові VHDL для КИХ і Бих цифрової фільтрації. Компонент може бути використаний як програмне IP-ядро в більших проектах. Розроблено методику верифікації RTL моделі.

Опубліковано

2019-03-31

Номер

№ 72(72) (2009): Електромашинобудування та електрообладнання

Розділ

Автоматизовані електромеханічні системи

Статті цього автора (авторів), які найбільше читають